طراحی و پیاده سازی توپولوژی MinRoot برای شبکه درون تراشه

سال انتشار: 1387
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 2,826

فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ACCSI14_081

تاریخ نمایه سازی: 26 مهر 1387

چکیده مقاله:

افزایش تعداد هسته های بکار رفته در داخل SOC ها معماری اتصالات داخل تراشه NOC را جایگزین معماری های ارتباطی مبتنی بر گذرگاه کرده است. ویژگی های بارز NOC نسبت به معماری های مرسوم نظیر سیم های اختصاصی و گذرگاه عبارتند از: (الف) بهره وری انرژی و قابلیت اطمینان بالا ، (ب)مقیاس پذیری بالا در مقایسه با معماریهای مرسوم ، (ج) قابلیت استفاده مجدد،(د)بکارگیری الگوریتم های مسیریابی توزیع شده. ما در این مقاله یک معماری جدید شبکه بر تراشه با توپولوژی MinRoot را به عنوان ساختار عمومی اتصالات داخلی معرفی می کنیم. در این مقاله معماری اتصالات توپولوژی MinRoot با معماری اتصالات توپولوژی های Torus و Mesh , BFT از نظر تعداد سوئیچ و تعداد لینک ( فضای تراشه ) و تاخیر متوسط بسته مقایسه و مورد ارزیابی قرار گرفته است. نتایج کاهش چشمگیر تعداد سوئیچ و تعداد لینک را نسبت به توپولوژی های BFT ‌، Mesh و Torus نشان می دهد. آزمایش ها کاهش تاخیرمتوسط بسته را در کاربردهای با ارتباطات محلی زیاد و افزایش تاخیر متوسط بسته را در کاربردهای با ارتباطات محلی کم در توپولوژی MinRoot نسبت به توپولوژی های دیگر نشان می دهند.

نویسندگان

محمد علی جبرئیل جمالی

عضو هیئت علمی دانشگاه آزاد اسلامی واحد شبستر، شبستر ، ایران

احمد خادم زاده

عضو هیئت علمی مرکز تحقیقات مخابرات ایران ، تهران ، ایران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • L. Benini and G. DeMicheli, ،Networks on Chips: A New ...
  • P. Magarshack and P.G. Paulin, ، 'Sy stem-on-Chip beyond the ...
  • M.A. Horowitz et al., ،:The Future of Wires, Proc. IEEE, ...
  • P. pande and C. Grecu, *Design of a switch for ...
  • W.J. Dally and B. Towles, ،Route Packets, Not Wires: On-Chip ...
  • S. Kumar et al., _ Network on Chip Architecture and ...
  • Jian Liang, Sriram Swaminathan, Russell Tessier, ،aSOC: A Scalable, Single-Chip ...
  • E. Bolotin, I. Cidon, R. Ginosar and A. Kolodny, "QNoC: ...
  • Cesar Albenes Zeferino, Altamiro Amadeu Susin, *SoCIN: A Parametric and ...
  • D Wiklund and D Liu, "SoCBUS: Switched network on chip ...
  • KARIM, F., NGUYEN, A., AND DEY, _ interconnect architecture for ...
  • نمایش کامل مراجع