منطق دومینوی جدید مقاوم در برابر جریان نشتی برای طراحی گیتهای عریض در فناوریهای مقیاس نانومتر

در این مقاله، یک منطق دومینوی جدید برای کاهش جریان نشتی گیتهای عریض بدون افزایش چشمگیر تاخیرپیشنهاد می شود. این تکنیک مداری مبتنی بر مقایسه جریان شبکه پایین کش (pull down network) با جریانمرجع می باشد. بدین طریق ولتاژ نوسان دو سر شبکه پایین کش کاهش می یابد و توان مصرفی کم می گردد. همچنیندر مدار پیشنهادی یک ترانزیستور در حالت دیودی با شبکه پایین کش سری شده است تا جریان نشتی مدار کاهش واستحکام مدار افزایش یابد. گیتهای عریض با استفاده از نرم افزار HSPICE در تکنولوژی 90nm CMOS در تاخیریکسان شبیه سازی شدند. نتایج شبیه سازی برای گیتهای OR 64 بیتی، 82 % کاهش توان و 8 برابر بهبود مصونیت دربرابر نویز در مدار پیشنهادی نسبت به مدار دومینوی متداول را نشان می دهند.

کلیدواژه ها:

جریان نشتی ، گیتهای عریض ، مصونیت در برابر نویز ، منطق دومینو