پیاده سازی الگوریتم جمع- ضرب با پیچیدگی کم و بهینه از نظر فضای مصرفی بر روی FPGA برای کدبردار LDPC

در این مقاله، پیاده سازی الگوریتم جمع- ضرب را با پیچیدگی کم و بهینه از نظر فضای مصرفی در FPGA برای کدبردار LDPC ارائه شده است. یکی از مهمترین پارامترها در پیاده سازی الگوریتم جمع- ضرب توجه به نحوه ی کوانتایز و تعداد بیت های مورد استفاده برای کوانتایز تابع غیرخطی (x)ψ است. ما در این مقاله کوانتایز را به صورت غیر یکنواخت و با 5 بیت که حد واسط مناسبی بین کارایی کدبردار و پیچیدگی سخت افزاری است انجام می دهیم. در این پیاده سازی با ادغام واحد بهروزرسانی گره های بیت و گره های بررسی درستی باعث کاهش 50% در مقدار فضای مصرفی در FPGA هستیم. با استفاده از میانگین گیر نرخ خطای بیت را به اندازه 0.05dB بهبود یافته است.

کلیدواژه ها:

، LDPC ، FPGA ، پیاده سازی سخت افزاری ، کاهش فضای مصرفی