پیاده سازی S-Box الگوریتم رمزنگاری AES با هدف کاهش حجم مصرفی در سخت افزار

یکی از مباحث مورد توجه صاحب نظران رمزنگاری پیاده سازی سخت افزاری الگوریتم (AES)Advanced Encryption Standard است.یکی از توابعمهم این الگوریتم تابع غیر خطی S_BOX است. تاکنون پیاده سازی های مختلفی از S_BOX الگوریتم AES با هدف های متفاوت ارائه شده است. در این مقاله دو ساختار Polynomial و Normal با هدف کاهش حجم گیت بر روی مدارهای مجتمع FPGA با یکدیگر مقایسه شده است و با توجه به روش های استاندارد موجود سعی بر کاهش حجم گیت آن داده شده است. سنتز طرح با استفاده از نرم افزار Active HDL8.3 و زبان سخت افزاری (VHDL) صورت گرفته است. تراشه مورد استفاده در این مقاله XC3S400 از خانواده SPARTAN III می باشد. در حالی که نتایج حاصل از این پیاده سازی، کاهش مصرف گیت به میزان 52/ GE4 در ساختار Polynomial و 91 GE در ساختار Normal نسبت به کارهای انجام شده را نشان می دهد.

کلیدواژه ها:

پیاده سازی فشرده سخت افزاری ، S_BOX الگوریتم AES ، رمزنگاری ، FPGA