ورود
مقالات فارسیISIکنفرانسهاژورنالها

یک تکنیک موازی برای آزمایش اتصالات شبکه با توپولوژی مش

محل انتشار: دومین همایش ملی پژوهش های کاربردی در علوم کامپیوتر و فناوری اطلاعات
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 593

فایل این مقاله در 11 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:
https://civilica.com/doc/454889

شناسه ملی سند علمی:

CITCONF02_014

تاریخ نمایه سازی: 19 اردیبهشت 1395

چکیده مقاله:

در این مقال ما اتصالات بین سوئیچ ها در شبکه با توپولوژی مش را در یک روش موازی مورد آزمایش قرار داده ایم. در این روش که مبتنی بر خود آزمون توکار است، با به کارگیری مجدد بافرهای FIFO هر یک از سویچها، آزمایش کلیه اتصالات بین سوئیچ ها به صورت موازی انجام می پذیرد که نتنها زمان کاربرد آزمایش، بلکه سربار مساحتی در سراسر شبکه کاهش یافته است.

کلیدواژه ها:

خودآزمون توکار ، همشنوایی ، اتصالات ، شبکه با توپولوژی مش

نویسندگان

جواد مهاجرانی

دانشجوی کارشناسی ارشد،گروه کامپیوتر ،دانشگاه آزاد واحد بافت،ایران

رضا نورمندی پور

گروه مهندسی کامپیوتر ،واحد سیرجان ،دانشگاه آزاد سیرجان،ایران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • P. Magarshak, P. G. Paulin, _، S ystem-on-Chip beyond the ...
  • Z. Chen, I. Koren, "Crossta]k Minimization in Three-layer HVH Channe] ...
  • A.B. Kahng , S. Muddu, E. Sarto, R. Sharma, _ ...
  • H. _ F. Wang, "Global _ with Crosstalk constains, 0 ...
  • W. Chen, S.K. Gupta, M.A. Breuer, :Test Generation in VLSI ...
  • W. Chen, S.K. Gupta, M.A. Breuer, "Test Generation for Cro ...
  • Test Generation Method for Crosstalk Faults in Synchronous Sequential Circuits, ...
  • K.T.Lee, C. Nordquist, J. Abraham, ; Automatic Test Pattern Generation ...
  • A. Sinha, S.K.Gupta, M.A. breuer, " Validation and Test Generation ...
  • C.Crecu _ A.Ivanov, R.Saleh, P.P.Pande, "Testing Network on Chip C ...
  • M .H.Tehranipour, N .Ahmed, M .Nourani, "Testing SoC Interconnects for ...
  • C.Crecu , , P.P.Pande, A.va, R.Saleh, _ _ Network-on-Chip _ ...
  • M. Guviello, S. Dey, X. Bai, Y. Zhao, "Fault Modeling ...
  • P. P. Pande, C. Grecu, M. Jones, A. Ivanov, and ...
  • J. Duato, S. Yalamanchili, and L. Ni, Inte rconnection Networks-An ...
  • I. Saastamoinen, M. Alho, and J. Nurmi, "Buffer Implementation for ...
  • H. Wang, L.-S. Peh, and S. Malik, "Power-driven Design of ...
  • J. Oberg, "clocking strategies for network on chip", Network on ...
  • C. Grecu, P. Pande, A. Ivanov, and R. Saleh, "Timing ...
  • F. G. Moraes, N. Calazans, A. Mello, L. _ and ...
  • J. Hu and R. Marculescu, _ 'DyAD-Smart routing for networks ...
    • نمایش کامل مراجع