مدل سازی VHDL یک رمز کننده کم مصرف AES

با پیشرفت علم و تکنولوژی هر روز میلیون ها نفر از کاربران به تولید و تبادل حجم زیادی از اطلاعات در زمینه های مختلف می پردازند که نه تنها در حمل و نقل اطلاعات بلکه در ذخیره سازی اطلاعات نیاز به امنیت کامل دارند. با گذشت زمان الگوریتم های رمزنگاری بسیاری بوجود آمده، سند سازی شدند. این مقاله پیشنهاد پیاده سازی الگوریتم استاندارد رمزنگاری پیشرفته (AES) دارای چهار تبدیل: جانشینی بایت ها، شیفت چرخشی بایت ها، تلفیق و درهم سازی و همچنین جمع (XOR) کلید با کلمات در هر دوره است. این مقاله پیاده سازی الگوریتم را با معماری خط لوله (Pipelining) بر روی تراشه Xilinx Virtex6 انجام داده است. یکی از پیشنهاداتی که در این مقاله شده است، بدین صورت است که به جای استفاده از بلوک های تبدیلات جانشینی بایت ها و شیفت چرخشی بایت ها، آن دو را در یک بلوک قرار دهد که باعث کاهش مصرف می شود، و در جاهایی استفاده می شود که نیاز به سطح کم باشد از قبیل کارت های کوچک هوشمند و تلفن های سلولی و یا موبایل مورد استفاده قرار می گیرد. در بسیاری از کارهای گذشته برای پیاده سازی تبدیلات جانشینی بایت ها و معکوس آن معمولاً از جدول مراجعه (LUT) استفاده شده اما در این مقاله برای کم کردن بروندهی به جای استفاده از جدول مراجعه که فضای زیادی را در حافظه اشغال می کند، با پیاده سازی آن توسط اشتراک گذاری منبع برای تبدیل جانشنی بایت ها توانسته حجم کمتری از حافظه را اشغال کند و نیز توان تبدیل جانشینی بایت ها 3% نسبت به حالت معمولی کاهش دهد، روش های ارائه شده توسط VHDLModelsim-SE شبیه سازی شده است.

کلیدواژه ها:

الگوریتم Rijndeal ، الگوریتم رمزنگاری FPGA ، VHDL ، ASE