طراحی آشکار ساز فاز حلقه باز با سرعت و دقت بالا برای حلقه های قفل شونده فاز

سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,208

فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ELEMECHCONF03_0365

تاریخ نمایه سازی: 9 مرداد 1395

چکیده مقاله:

یکی از بخش های دارای اهمیت در حلقه قفل شونده فاز (PLL) دیجیتال، آشکارساز فاز (PD) می باشدیک اشکارساز با سرعت بالا و توان کم مصرفی کم و دامنه ی قفل شدگی وسیع می تواند کاربرد زیادی در PLL ها داشته باشد. در این مقاله، یک مدار آشکارساز فاز به شکل حلقه باز و با ساختاری بسیار ساده برای کاربردهای سریع طراحی شده است. ناحیه مرده (dead zone) و جیتر در ساختار پیشنهادی از بین رفته است. همچنین عدم استفاده از فلیپ فلاپ ها ونیز ساختار ساده ی مدار، باعث افزایش قابل توجه در سرعت و کاهش توان مصرفی می شود. مدار ارائخ شده در تکنولوژی 0.18um، CMOS و نیز با ترانزستورهای مبتنی بر نانولوله های کربنی (CNTFET) شبیه سازی شده است. فرکانس کار این آشکارساز در تکنولوژی CMOS حدود 1MHz تا 8MHz و با استفاده از CNTFET ها ده ها برابر است. توان مصرفی مدار پیشنهادی در تکنولوژی CMOS حدود 2.2nw با استفاده از CNTFET ها در حدود 16μw می باشد. نتایج شبیه سازی ها که توسط نرم افزار Hspice انجام شده است، نشان می دهد که کمترین اختلاف فاز قابل شناسایی توسط این مدار، در فرکانس 100 مگاهرتز برابر با 10 پیکوثانیه است که در قیاس با دیگر آشکارسازها، دارای عملکرد بسیار بهتری است.

کلیدواژه ها:

آشکارساز فاز ، جیتر ، حلقه قفل شونده فاز ، ناحیه مرده

نویسندگان

امین امانی بنی

دانشجو دانشگاه شهرکرد

نوشین قادری

استادیار دانشگاه شهرکرد

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Razavi. B, "Design of Analog CMOS Integrated Circuits", New York, ...
  • _ T. H. Lin, and W. J. Kaiser, _ 900-MHz ...
  • Chen. R. Y, and Huang. H. Y, _ High-speed fast ...
  • Mansuri. M, "Low-power low jitter on-chip clock generation, " Ph.D ...
  • Best, Ronald E., "phase locked loops: design, simulation and applications", ...
  • Soyuer. M, and Meyer. R. G, "Frequency limitations of a ...
  • Yin-Tsung Hwang, Jin-Fa Lin, and Ming-Hwa Sheu, "Low-Power Pulse- Triggered ...
  • Erfani. H, Ghaderi. N, _ Divider-less, High Speed and Wide ...
  • Kuo-Hsing Cheng, Tse-Hua Yao, Shu-Yu Jiang and Wei-Bin Yang, _ ...
  • Deng. J, "Device Modeling And Circuit Performance Evaluation For Nanoscale ...
  • Fregonese. S, Maneux. C, and Zinner. T, "A Compact Model ...
  • CNTFET-Bas ed Design of Ternary Logic Gates and ک، 12. ...
  • نمایش کامل مراجع