الگوریتم مسیریابی تحمل پذیر خطا با قابلیت پیش بینی و گذر از انسداد

رشد بسیار سریع تکنولوژی مدار مجتمع و نیاز به پردازنده های موازی در سال های اخیر ما را با مشکلاتی از جمله سیم بندی بین ترانزیستورها و افزایش سطح مصرفی مواجه کرده است. پیدایش سیستم بر روی تراشه ها توانست این مشکل را تا حدودی برطرف نماید اما استفاده از زیر ساخت های ارتباطی روی تراشه مانند باس ها تاخیر سیم و توان مصرفی را افزایش می دهد. برای حل مشکلات موجود در SOC ها ایده استفاده از شبکه بر روی تراشه مطرح گردید. NOC به عنوان یک طرح ارتباطاتی در سیستم های چند هسته ای مدرن، با هدف تضمین قابلیت اطمینان ارتباطات استفاده می شود.در نتیجه تکنیک های تحمل خطا در NOC از اهمیت بالایی برخوردار است.استفاده از شبکه های دو بعدی در مقیاسه ای بالا توان و تاخیر زیادی به سیستم تحمیل می کند.در این میان استفاده از NOC سه بعدی در سال های اخیر و لزوم بالا بردن قابلیت اطمینان درآنها،احساس نیاز بیشتری را به الگوریتم های تحمل پذیرخطا در این شبکه ها بوجود آورده است.یکی از چالش هایی که طراحان D-NOC 3 بر روی آن تمرکز دارند طراحی روترهایی بامصرف توان پایین، قدرت کافی و سریع است. دراین پژوهش با ارائه پیشنهادهایی در ساختار و عملکرد روتر دو الگوریتم مسیریابی HLAFT و LAFT در NOC سه بعدی، سعی در بهبود شرایط الگوریتم های موجود داریم.

کلیدواژه ها:

روتر ، شبکه روی تراشه ، تحمل پذیری خطا ، الگوریتم مسیریابی ، شبکه روی تراشه سه بعدی