Area and Power Optimization Method for High-Speed Dual VT Domino Logic with Noise Constraint
محل انتشار: دوازدهیمن کنفرانس مهندسی برق ایران
سال انتشار: 1383
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 1,910
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE12_114
تاریخ نمایه سازی: 13 مهر 1387
چکیده مقاله:
A new design methodology for dual Vt domino logic design based on noise, area and power constraints is presented. We have proposed the optimum ranges for the evaluation network tree are Wmin
کلیدواژه ها:
Domino logic ، dual threshold voltage keeper transistor ، evaluation network transistor ، subthreshold leakage current ، skew inverter
نویسندگان
A Zahabi
ECE Department University of Tehran
Y Koolivand
ECE Department University of Tehran
A Afzali-kusha
ECE Department University of Tehran
M Nourani
EE Department University of Texas
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :