اهمیت منطق دومینو و شبه دومینو در کاهش توان مصرفی در مدارات دیجیتال CMOS
محل انتشار: کنفرانس بین المللی تحقیقات بنیادین در مهندسی برق
سال انتشار: 1396
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 781
فایل این مقاله در 10 صفحه با فرمت PDF و WORD قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEC01_127
تاریخ نمایه سازی: 17 آبان 1396
چکیده مقاله:
در این مقاله، مروری داریم بر چندین نوع مقاله در مورد مقایسه کننده ها که در آن ها از منطق دومینو و شبه دومینو در کاهش توان مصرفی و افزایش سرعت و عملکرد دستگاه مقایسه کننده استفاده شده است. در ابتدا مقایسه کننده جریان n بیتی با نفوذپذیری و فلوی مغناطیسی پایین با منطق دومینو با سرعت بالا مقایسه و بررسی شده است. مقایسه جریان بر اساس روشهای دومینو باعث کاهش ظرفیت خازن پارازیتی روی گره دینامیکی شده و حجم جریان و مصرف توان کاهش یافته است. در ادامه یک منطق دو مینو جدید مبتنی بر مقایسه ولتاژ دو سر شبکه پایین کش (pull down network) برای کاهش توان مصرفی گیت های عریض بدون افزایش چشم گیر تاخیر پیشنهاد شده است، همچنین با استفاده از مدار استاندارد و کامل، واحد منطق شبه دومینو را با سرعت بهتر و مصرف توان مناسب نسبت به منطق شبه CMOS مقایسه کرده ایم. در این طرح از تکنولوژی های 22 نانومتر و 90 نانومتر برای ترانزیستورهای CMOS استفاده شده، که به ترتیب با شبیه سازهای HSPICE و SPICE شبیه سازی شده است و مداری با پهنای در حد مگا هرتز و مصرف توان کم ارایه می دهد. و در پایان مقایسه ای بین منطق دومینو و منطق شبه دومینو صورت گرفته و جمع بندی شده است.
کلیدواژه ها:
نویسندگان
توحید آقایی
باشگاه پژوهشگران جوان و نخبگان، واحد ارومیه، دانشگاه آزاد اسلامی، ارومیه، ایران
رسول گردش خواه
گروه مهندسی برق، واحد ارومیه، دانشگاه آزاد اسلامی، ارومیه، ایران
علی علیزاه یوالار
گروه مهندسی برق، واحد ارومیه، دانشگاه آزاد اسلامی، ارومیه، ایران
علی نادری ساعتلو
استاد یار گروه مهندسی، گروه مهندسی برق ، واحد ارومیه ، دانشگاه آزاد اسلامی ، ارومیه ، ایران