معماري جديد براي پياده سازي الگوريتم رايندال با نرخ پردازش 6.14 Gbit/sec  Fulltext 

[ علي فانيان ] - شركت مهندسي پيام پرداز
[ شادرخ سماوي ] - دانشيار دانشگاه صنعتي اصفهان
[ مهدي برنجكوب ] - استاديار دانشگاه صنعتي اصفهان

خلاصه مقاله:

در اين مقا له معماري جديد و كارآمدي براي پياده سازي الگوريتم رايندال بر روي FPGA ارائه مي شود. الگوريتم رايندال در اكتبر سال 2000 توسط انجمن NIST بعنوان الگوريتم رمز استاندارد جايگزين الگوريتم DES شد. از خصوصيات اين الگوريتم ، متغير بدن طول كليد و طول قالب آن بين 128 و 192 و 256 بيت مي باشد. الگوريتم رايندال داراي ساختاري مناسب براي پياده سازي هاي مختلف سخت افزاري و ندم افزاري مي باشد. در پياده سازي سخت افزاري مي توان با اتخاذ معماري مناسب براي رمز كننده، به سرعتهاي هاي بالا دست يافت. در اين مقاله با بكارگيري معماري جديد كه آن را معماري ضربه مي ناميم توانستيم رمز كننده اي طراحي كنيم كه با توجه به حجم سخت افزار مصرفي داراي سرعت بالايي باشد. اين رمز كننده بر روي تراشه Spartan IIE2S200-7 سنتز شده است و سرعت رمز كننده كه قابليت دريافت همزمان 4 قالب براي رمزگذاري را دارد در فركانس 120MHz به 6.14Gbs مي رسد. بديهي است كه با تكرار ماژول طراحي شده پيشنهادي در تراشه هاي بزرگتر مي توان به سرعتهاي بالاتري دست يافت.

رمزنگاري ، رايندال ، FPGA , AES