بهبود مصرف انرژی، تحملپذیری خطا و تأخیر در زنجیرههای اسکن

سال انتشار: 1387
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,238

فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ISCEE11_118

تاریخ نمایه سازی: 15 اسفند 1386

چکیده مقاله:

امروزه مدارات دیجیتال پیچیدهتر شدهاند و بایستی قبل از تولید انبوه این تراشهها از نحوة عملکرد صحیح آنها اطمینان حاصل نمود . بررسی اتلاف نیرو در طول زمان تست مهم میباشد زیرا نیروی تلف شده در فاز تست مدار از نیروی تلف شده در فاز عملیاتی مدار بیشتر است و این امر میتواند قابلیت اطمینان مدار تحت آزمایش را بدلیل دمای بالاتر و چگالی جریان کاهش دهد. درضمن بایستی این تجهیزات در برابر خطاهای احتمالی نیز تحمل پذیر باشند. ما به تکنیکهایی میپردازیم که میکوشند در زمان تست بخش ترتیبی ، با حذف یا به حداقل رساندن سوئیچینگ در بخش ترکیبی مدار اتلاف نیرو را به حداقل برسانند و نیز کوشیدهایم این روشها را از لحاظ مصرف نیرو ، تأخیر و تحملپذیری خطا بررسی کنیم .نتایج نشان میدهد که روش انسدادی مبتنی بر گیت NOR مصرف نیرو، تحمل پذیری ، NMOS و PMOS بیشترین مصرف نیرو ، تحملپذیری خطا و تأخیر را دارد و استفاده از ترانزیستور افزونه خطا و تأخیر متوسط را نشان میدهد و روشی که از تقسیمبندی زنجیرههای اسکن استفاده میکند کمترین مصرف نیرو ، تحملپذیری خطا و تأخیر را نشان میدهد که با توجه به کاربرد تراشه ، میتوان از این روشها در تراشه استفاده نمود.

نویسندگان

غلامرضا لطیف شبگاهی

دانشگاه آزاد اسلامی واحد اراک

رضا کردی

دانشگاه آزاد اسلامی واحد اراک

عرفان علمدار

دانشگاه آزاد اسلامی واحد اراک

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • K. Stanley, ، High -Accuracy Flush -and-Scan Software Diagnostic, IEEE ...
  • R. Guo and S. V enkataraman _ *A Technique for ...
  • Ottersedt, J. , Iden, H. -J. _ Kubos chek, M ...
  • T.Yoshida, M.Watari, ?MD-SCAN Method for Low Power Scan Testing?, Asian ...
  • E.Larsson, Z.Peng, ،Test Scheduling and Scan- Chain Division Under Power ...
  • Y. Bonhomme, P.Girard, C.Landraut, S _ Pravos soudovitch, ?Power Driven ...
  • O.Sinanoglu, I _ B ayraktaroglu, A.Orailoglu, ?Scan Power reduction Through ...
  • M.B.Santos, I.C.Teixeira, J.P.Teixeira, S.Manich, R.Rodriguez, J.Figueras, ?RTL Level Preparation of ...
  • S.Wang, ?Generation of Low Power Dissipation and High Fault Coverage ...
  • Y. Zorian, A Distributed BIST Control Scheme for Complex VLSI ...
  • S. Gerstendrfer and H. J. Wunderlich, Minimized Power Consumption for ...
  • BIST, International Test Conference, 1999, pp 77- 84. ...
  • S. Ger stendorfer and H. Wunderlich, Minimized Power Consumption for ...
  • R. S ankaralingam, R. Oruganti, and N. Touba, Static Compaction ...
  • S. Wang and S. Gupta, "ATPG for Heat Dissipation Minimization ...
  • T.-C. Huang and K-J. Lee, "Reduction of Power Consumption _ ...
  • N. Nicolici, B. Al-Hashimi, and A. Williams, "Minimisation of Power ...
  • A. Ejlali, B.M. Al-Hashimi, M.T. Schmitz, P. Rosinger, S .G.Miremadi, ...
  • R.W. Keyes, ،#Fundamental limits of silicon technology', Proc. IEEE, vol. ...
  • S. Mitra, _ Karnik, N. Seifert, M. Zhang, "Logic soft ...
  • Q. Zhou, K. Mohanram, "Gate sizing to radiation harden combinational ...
  • P. Hazucha, C. Svensson: "Impact of CMOS technology scaling On ...
  • X. Zhang and K. Roy, Power Reduction in Test-Per-Scan BIST, ...
  • M.C. Johnson, D. Somasekhar, and K. Roy, Models and algorithms ...
  • D. Lee and D. Blaauw, Static leakage reduction through simultaneous ...
  • assignment, Design Automation Conference, pp. 191-194, 2003. ...
  • A. Maheshwari, W. Burleson, R. Tessier, "Trading off transient fault ...
  • M. Pedram, J. Rabaey, "Power Aware Design Meth odologies _ ...
  • M. Fazeli, A. Patooghy, S.G. Miremadi, A. Ejlali, " Feedback ...
  • N.Nicolici, B .M.Al Hashemi, "Multiple Scan Chains for Power Minimization ...
  • نمایش کامل مراجع