بهبود مصرف انرژی، تحملپذیری خطا و تأخیر در زنجیرههای اسکن
محل انتشار: یازدهمین کنفرانس دانشجویی مهندسی برق ایران
سال انتشار: 1387
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,238
فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ISCEE11_118
تاریخ نمایه سازی: 15 اسفند 1386
چکیده مقاله:
امروزه مدارات دیجیتال پیچیدهتر شدهاند و بایستی قبل از تولید انبوه این تراشهها از نحوة عملکرد صحیح آنها اطمینان حاصل نمود . بررسی اتلاف نیرو در طول زمان تست مهم میباشد زیرا نیروی تلف شده در فاز تست مدار از نیروی تلف شده در فاز عملیاتی مدار بیشتر است و این امر میتواند قابلیت اطمینان مدار تحت آزمایش را بدلیل دمای بالاتر و چگالی جریان کاهش دهد. درضمن بایستی این تجهیزات در برابر خطاهای احتمالی نیز تحمل پذیر باشند. ما به تکنیکهایی میپردازیم که میکوشند در زمان تست بخش ترتیبی ، با حذف یا به حداقل رساندن سوئیچینگ در بخش ترکیبی مدار اتلاف نیرو را به حداقل برسانند و نیز کوشیدهایم این روشها را از لحاظ مصرف نیرو ، تأخیر و تحملپذیری خطا بررسی کنیم .نتایج نشان میدهد که روش انسدادی مبتنی بر گیت NOR مصرف نیرو، تحمل پذیری ، NMOS و PMOS بیشترین مصرف نیرو ، تحملپذیری خطا و تأخیر را دارد و استفاده از ترانزیستور افزونه خطا و تأخیر متوسط را نشان میدهد و روشی که از تقسیمبندی زنجیرههای اسکن استفاده میکند کمترین مصرف نیرو ، تحملپذیری خطا و تأخیر را نشان میدهد که با توجه به کاربرد تراشه ، میتوان از این روشها در تراشه استفاده نمود.
کلیدواژه ها:
نویسندگان
غلامرضا لطیف شبگاهی
دانشگاه آزاد اسلامی واحد اراک
رضا کردی
دانشگاه آزاد اسلامی واحد اراک
عرفان علمدار
دانشگاه آزاد اسلامی واحد اراک
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :