طراحی یک هسته پردازشی کدگشای VITERBI

سال انتشار: 1390
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 891

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ISCEE14_051

تاریخ نمایه سازی: 31 مرداد 1390

چکیده مقاله:

کدگشای به دلیل کارایی خیرهکنندهاش در بهحداقل رساندن نرخ خطای بیت، در اکثر سیستمهای مخابراتی مورد استفاده قرار میگیرد. در این مقاله طراحی و پیادهسازی قسمتهای مختلف کدگشایVITERBI در قالب بلوکهای سختافزاری بهینه مورد بررسی قرار گرفته است. مهمترین مشخصه طراحی در این پیادهسازی، استفاده از نرخ کد1/2 و طول محدودیت 9 میباشد. هسته پردازشی مورد نظر توسط نرم افزار ALDEC RIVIERA-PROو با استفاده از زبان Verilog توصیف و شبیهسازی شده است.

نویسندگان

وحید لطف اللهی کلجاهی

دانشگاه آزاد اسلامی واحد قزوین

حمیدرضا بخشی

دانشگاه آزاد اسلامی واحد قزوین

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • J . Tang, "Design and FPGA Implementation of a Viterbi ...
  • L. Bissi, P. Placidi, G. Baruffa and , Scorzoni, "A ...
  • _ _ _ Receiver", IEEE International Conference on Mic roelectronics, ...
  • _ _ _ Conference on Artificial Intelligence and Education (ICAIE), ...
  • _ _ _ _ _ _ on Consumer ...
  • _ _ _ International Conference _ Communications and Signal Processing ...
  • نمایش کامل مراجع