تحلیل تطبیقی و طراحی یک فلیپ فلاپ کم مصرف و کارآمد

یکی از روشهای کاهش توان در سیستمهای دیجیتالی کاهش ولتاژ تغذیه می باشد. در این مقاله یک فلیپ فلاپ جدید تحریک شونده با پالس معرفی شده است که از تکنیک کاهش ولتاژ تغذیه جهت کاهش توان مصرفی دینامیک و همچنین از تکنیک کنترل خودی ولتاژ (SVL) برای کاهش توان نشتی استفاده شده است. طراحی این فلیپ فلاپ به گونه ای صورت گرفته که علاوه بر کاهش مصرف توان دینامیک و نشتی، تاخیر مدار نیز کاهش داشته است. شبیه سازی ها با استفاده از نرم افزار HSPICE و در تکنولوژی 90nm bulk انجام شده است. طبق نتایج حاصل شده از شبیه سازی، مدار پیشنهادی از نظر معیارPDP در رتبه اول نسبت به دیگر ساختارهای مشابه مورد مطالعه قرار دارد. بر اساس نتایج حاصله، مدار پیشنهادی به طور متوسط 61.2 درصد نسبت به مدارهای مقایسه شده بهبود در معیار PDP داشته است. همچنین از نظر مصرف توان نشتی مدار پیشنهادی به طور متوسط 79.6 درصد نسبت به ساختارهای مقایسه شده صرفه جویی در مصرف توان داشته است.

کلیدواژه ها:

فلیپ فلاپ ، قدرت تاخیر ، کاهش ولتاژ ، مولد پالس خارجی ، PDP ، SVL