مقایسه چند الگوریتم جهت افزایش تحمل پذیری خطا در شبکه بر روی تراشه

سال انتشار: 1392
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 699

فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

NCCEB01_124

تاریخ نمایه سازی: 18 خرداد 1393

چکیده مقاله:

تراشه شبکه ای یک زیربنای ارتباطی در محیط تراشه سیستمی می باشد که می تواند هر تعداد هسته یا مولفه از پیش طراحی شده را به هم مرتبط کند؛ ولی کارایی و پیاده سازی موفق تر آن به طور قابل توجهی تحت تأثیر تحمل پذیری خطا در ارتباطات می باشد. در مقیاس های زیر میکرون تکنولوژی ، تحمل پذیری خطا یک عامل با اهمیت در ارتباط با شبکه روی تراشه می شود. این مقاله الگوریتم های تحمل پذیر خطا برای استفاده در حوزه شبکه روی تراشه را بررسی و از لحاظ برخی پارامترهای عملکردی مقایسه می نماید. نتایج نشان می دهد الگوریتم سیل آسای جهت دار سطح تحمل پذیری خطا پائین تری نسبت به الگوریتم های جویباری، سی آسای احتمالی، تقسیم کار و تکثیر ایجاد می کند. همچنین الگوریتم سیل آسای احتمالی بیشترین تأخیر را دارد.

کلیدواژه ها:

شبکه بر روی تراشه ، تحمل پذیری خطا ، خطای دائم ، خطای گذرا

نویسندگان

سیده مرضیه صالحی اورزکی

گروه کامپیوتر، دانشگاه آزاد اسلامی واحد دزفول،دزفول

محمدباقر کلی

گروه کامپیوتر، دانشگاه آزاد اسلامی واحد دزفول،دزفول

سیده نگین صالحی

گروه ریاضی،دانشگاه پیام نور

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Network on Chip Architecture and Design Aءه [1] Kumar S., ...
  • Benini L, De Micheli G., "Networks on Chip: A new ...
  • _ _ _ Networking. "IEEE/ACM Transactions on June 2006, Volume ...
  • _ and analysis _ systems, " Addi son-Wesley, 1989 ...
  • Zimmer H., Fault Modeling and Error-Control Coding in a Network-on- ...
  • نمایش کامل مراجع