طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS

هدف اصلی این مقاله طراحی جدیدی از مدار – D-Latch Current Mode Logic و مدار تقسیم کننده مد جریان دو ورودی می باشد، که جهت بهینه سازی ابعاد ترانزیستور در مدارات D-Latch و تقسیم کننده مد جریان از الگوریتم ژنتیک استفاده می شود. این روش مبتی بر نتایجتاخیر مدار Current Mode Logic D-Latch است که با بدست آوردن تاخیر مدار و محاسبات آن توسط الگوریتم ژنتیک در MATLAB نسبت بهمحاسبه ابعاد بهینه ترانزیستور W/L انجام می شود سپس مقدار بهینه ابعاد را نرم افزار HSPICE اعمال و شبیه سازی مداری انجام می شود. در نهایت توان و تاخیر مدار محاسبه می گردد. تکنولوژی به کار رفته در انجام شبیه سازی m μ CMOS 0.18 می باشد. همانگونه که در مقاله بحث گردیده است نتایج شبیه سازیها دقت عملکرد الگوریتم پیشنهادی را تصدیق می کنند

کلیدواژه ها:

مدارتقسیم کننده مد جریان ، - CML D-Latch ، الگوریتم ژنتیک ، تاخیر انتشار ، CMOS