امیر غفاری - دانشگاه علم و صنعت ایران
امیر بیگی - دانشگاه علم و صنعت ایران
سیدادیب ابریشمی فر - دانشگاه علم و صنعت ایران

در این مقاله یک DLL با ساختار جدید برای داشتن محدوده قفل شدن وسیع و Jitter پایین در تکنولوژی CMOS 0.18m m طراحی شده است. DLL فوق دارای محدوده فرکانسی 140-MH-z440MHz می باشد که محدوده عملکرد آن 50% نسبت به ساختار های ارائه شده بیشتر است. ساختار طراحی شده با استفاده از نرم افزار ADS شبیه سازی شد و میزان Jitter در فرکانس 440MHz برابر 0.68 ps بدست امده است. با طرح ارائه شده زمان قفل حدود 30% کاهش یافته و علاوه بر آن مدار تشخیص قفل به دوره کارکرد سیگنال ورودی حساس نیست.

Jitter.PLL .DLL ، مدار تشخیص قفل