سید مجتبی علوی پور - دانشگاه آزاد اسلامی واحد علوم و تحقیقات ، گروه کامپیوتر، یزد، ایران

شبکه بر روی تراشه معماری نسبتا جدیدی است که به علت ناکارآمدی معماری گذرگاه مشترک در سیستم بر روی تراشه اخیرا بسیار مورد توجه محققین قرار گرفته است. بهینگی در مصرف انرژی یکی از نگرانی های طراحی شبکه بر روی تراشه است. میزان تاخیر الگوریتم های مسیریابی در مصرف انرژی شبکه نقش به سزایی دارند. زمان بندی و نگاشت از مراحل مهم در جریان طراحی شبکه بر روی تراشه هستند که در آنها هدف معمولا بهینه کردن طراحی وحداقل کردن توان مصرفی و زمان اجرا مربوط به یک کاربرد است. در این مقاله ضمن بررسی دقیق تعدادی از کارهای انجام شده در این زمینه، به بررسی و ارزیابی روش های پایه ای و سنتی در زمینه زمانبندی و نگاشت نیز می پردازیم.

شبکه بر روی تراشه، زمان بندی، نگاشت، تاخیر، کارایی، مصرف انرژی