CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی

عنوان مقاله: ارائه یک معماری برای کاهش زمان آزمون مدارات ترتیبی
شناسه ملی مقاله: CECIT01_543
منتشر شده در کنگره ملی مهندسی برق، کامپیوتر و فناوری اطلاعات در سال 1392
مشخصات نویسندگان مقاله:

فاطمه شیری - دانشگاه آزاد اسلامی واحد دزفول
زهرا لطفی خلف جوی - دانشگاه آزاد اسلامی واحد دزفول

خلاصه مقاله:
روشهای آزمون زنجیره پویش به طور گسترده برای آزمون مدارات ترتیبی به کار میروند. مشکل این روشها، زمان آزمون بالا میباشد، زیرا بردارهای آزمون به طور موازی به مدار داده میشوند. روشهای آزمون خودکار توکار، دارای سرعت آزمون بالاتری هستند، اما پوشش خطای پایینتریرا میدهند. در این مقاله، یک روش ترکیبی ارائه شده است که به طور قابل توجهی، زمان آزمون را کاهش میدهد. فرایند آزمون از دو قسمت تشکیلمیشود: 1. تعدادی بردار مشخص که از بیرون مدار به زنجیرهی پویش آن اعمال میشوند. 2. پاسخ بردارهای آزمون به عنوان یک بردار آزمون جدید بهمدار اعمال میشود. همچنین یک گراف برای انتخاب بردارهای مشخص ارائه شده است که بر مبنای تعداد خطای باقیمانده در سیستم میباشد. نتایج تجربی روی مدارهای محک ISCAS’89 کارایی روش ارائه شده را نسبت به روشهای قبلی نشان میدهد. روش ارائه شده در این مقاله زمان آزمون را کاهش میدهد.

کلمات کلیدی:
طراحی برای آزمون، آزمون خودکار توکار، تولید بردار آزمون

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/210975/