طراحی و شبیه سازی ضر بکننده سریال تپشی با VHDL

در این مقاله، رویه ای برای طراحی و مدلسازی یک ضر ب کننده سریال تپشی 1 برای اعداد بدون علامت با کمک زبان توصیف سخت افزار 2 بر روی تراشهFPGA ارائه می گردد. در این رو یه، حاصل ضرب ب ه صورت کامل بدون وارد کردن کلمه صفر بین دو داده متوالی، روی خطوط خروجی ظاهر م ی شود. ضرب کننده پیشنهادی بر اساس یک ضر ب کننده سری / موازی که با بهر ه وری صددرصد کار می کند، پایه گذاری شده اس ت. محاسبات مربوط به قسمت کم ارزش و قسمت پرارزش ح اصل ضرب در دو مرحله که همپوشانی دارند، انجام می شود. با حذف تعدادی از عناصر تأخیر و نیز ادغام هر دو سلول مجاور در مدار مورد نظر، مدار ب ه صورت تپشی کار خواهد کرد و با اعمال تغییراتی در ورودی موازی، هر دو ورودی مدار ب ه صورت سری اعمال می شوند. از جنبه ها ی مهم این طرح این است که حاص ل ضرب به صورت کامل و بدون تأخیر به دست می آید. در نتیجه ، برای ضرب اعداد طولانی ب ه صورت پیوسته و تپشی، بدون افزایش پیچیدگی سخت افزار، قابل بکارگیری می باشد.

کلیدواژه ها:

آرایه های تپشی ، ضر بکننده سریال ، ضرب کننده تپشی ، زبان توصیف سخ تافزار