کاهش توان مصرفی پویا در مدارهای قابل پیکربندی

سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 482

فایل این مقاله در 11 صفحه با فرمت PDF و WORD قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

CCESI01_466

تاریخ نمایه سازی: 5 بهمن 1395

چکیده مقاله:

بیشتر روش های کاهش توان در مدارهای قابل پیکربندی بر روی کاهش توان پویا تمرکز دارند. این روش ها در سه بخش مدار، معماری و روش های طراحی با ابزارهای کامپیوتری طبقه بندی می شوند. در اولین اقدام برای ساختن مدارهای قابل پیکربندی با توان مصرفی پایین یک نسخه از مدارهای قابل پیکربندی زایلیکس ارائه شد که برای کاهش توان در منطق مسیر ساخت آن تغییرات قابل توجهی ایجاد شده است. اول اینکه به منظور داشتن اتصالات بیشتر داخل جدول جستجو، جدول جستجو هایی با پنج ورودی به جای جدول جستجو های با چهار ورودی استفاده شده است. دوم اینکه یک معماری مسیر یابی از شبکه های کاهش دوبعدی استفاده شده و نزدیک ترین همسایه ها را به یکدیگر متصل کرده است. سوم اینکه اتصالات با ولتاژ متناوب و پایین انتخاب شده است. و سرانجام فرکانس داخل بلاک های منطقی به کمک استفاده از فلیپ فلاپ های دو لبه به نصف کاهش داده شده اند. در این مقاله روش های اساسی برای کاهش توان پویا بررسی می شود.

نویسندگان

فهیمه یزدان پناه

استادیار، گروه مهندسی کامپیوتر، دانشکده فنی و مهندسی، دانشگاه شهید باهنر کرمان

سمیه بشار

دانشجوی کارشناسی ارشد، مهندسی کامپیوتر ، موسسه آموزش عالی غیرانتفاعی بعثت،کرمان

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • . Kuon, I., J, Rose. (2011). Exploring _ and delay ...
  • . Hassan, H., Mohab, A. (2009) .Low-Power Design of Nanometer ...
  • . R. Fischer, K. Buchenrieder, and U. Nageldinger. Reducing the ...
  • . I. Kuon and J. Rose. Measuring the gap between ...
  • . Li F, Lin Y, He L, Cong J. Low-power ...
  • نمایش کامل مراجع