طراحی یک معماری آزمایش شبه تصادفی برای آزمایش هسته های حافظه
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 450
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CITCONF03_038
تاریخ نمایه سازی: 12 تیر 1395
چکیده مقاله:
در این مقاله روشی را بکار بردهایم که از آزمایشهای شبه تصادفی بهره برده و با کمترین هزینه و سربار مساحتی - هستههای حافظه را فقط با الگوهای تصادفی مورد آزمایش قرار می دهد. در این روش یک معماری آزمایش شبه تصادفی طراحی شده است که در آن از یک پیچنده استفاده شده که استراتژی کدهای ماتریسی را برای آزمایش هسته حافظه بکار می برد و نتایج آزمایش را به یک آزماینده خارجی جهت مقایسه و تشخیص اشکال بصورت سریال ارسال می کند. این روش با حداقل سربار مساحتی دارای قابلیت آشکارسازی و مکان یابی اشکالات را داراست.
کلیدواژه ها:
آزمایش شبه تصادفی هسته های حافظه پیچنده
نویسندگان
رضا نورمندی پور
گروه کامپیوتر، واحد سیرجان، دانشگاه آزاد اسلامی، سیرجان، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :