آنالیز یک مدل DIBL و بررسی ولتاژ سد آستانه در مسفت ها
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,562
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ELEMECHCONF02_370
تاریخ نمایه سازی: 22 مهر 1394
چکیده مقاله:
دراین مقاله به بررسی اثر کاهش سد درین یا DIBL ( Drain induced barrier lowering) درمسفت ها پرداخته شده است. مدل تحلیلی ولتاژ آستانه را برای قطعه کانال کوتاه به نسبتa/L ترکیب می کند. به درین ولتآژ VDS اعمال کرده و ND(شدت ناخالص کانال) تشکیل می گردد که پایه ای برای طراحی مدارات و قطعات کانال کوتاه می باشد. این خاصیت باعث وابستگی ولتآژ آستانه به ولتاژ درین سورس می شود. این مدل همچنین شامل معادله پواسون دو بعدی می باشد تا اثرات DIBL درقسمت درین را به درستی و بادقت بیشتری تعریف کند. مدل DIBL در قطعات MOS برای درک اثر DIBL و ادوات CMOSکانال کوتاه بسط داده شده است.
کلیدواژه ها:
نویسندگان
احمد رضا رمضانپور
دانشجوی کارشناسی ارشد الکترونیک،دانشگاه آزاد اسلامی واحد فسا، ایران
محسن معصومی
عضو هیئت علمی گروه برق و الکترونیک، دانشگاه آزاد اسلامی واحد جهرم، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :