کاربرد الگوریتم ژنتیک برای بهینه سازی ابعاد ترانزیستورها در مدارهای مجتمع دیجیتال با توپولوژی DCVSL

سال انتشار: 1384
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 2,733

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

این مقاله در بخشهای موضوعی زیر دسته بندی شده است:

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

ICEE13_001

تاریخ نمایه سازی: 27 آبان 1386

چکیده مقاله:

در این مقاله روش جدیدی برای انتخاب سایز بهینة ترانزیستورها درمدارهای مجتمع دیجیتال CMOS باتوپولوژی (Differential Cascode Voltage Switch Logic) DCVSL ارائه می شود . این روش مبتنی برنتایج مدل سازی تاخیر گیتهای DCVSLو الگوریتم ژنتیک است و از آن در طراحی یک تمام جمع کننده DCVSL استفاده شده است . ابتدا سایز بهینه برای حصول کمترین تاخیر انتشار مدار محاسبه شده، سپس سایز بهینه نهایی با ملاحظه سرعت، انرژی و مساحت بدست آمده است . صحت نتایج با شبیه سازی ثابت شده است

کلیدواژه ها:

بهینه سازی اندازة ترانزیستور ، تمام جمع کننده DCVSL ، الگوریتم ژنتیک

نویسندگان

مسعود معصومی

دانشجوی دوره دکترای الکترونیک شرکت صنایع مخابرات صا ایران صنعت مخابرا

ناصر معصومی

استادیار گروه مهندسی برق دانشکده برق وکامپیوتر دانشگاه تهران

محمدجواد قاسمی

کارشناس ارشد سخت افزار دانشکده برق و کامپیوتر دانشگاه تهران

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • J. M. Rabaey, «Digital Integrated Circuits, /2" Edition, Prentice-Hall, 1996. ...
  • M. A. Cirit, ،'Transistor Sizing in CMOS Circuits, ^ in ...
  • M. Shams, *Modeling and Optimization of CMOS Logic Circuits with ...
  • W. Nye, D. C. Riley, A. Sangiovanni- Vincentelli, and A. ...
  • the Design of Integrated Circuits, ^ IEEE trans., CAD, vol. ...
  • Analysis and Timing؛ N. P. Jouppi, Performance Improvement of MOS ...
  • E. T. Lewis, *Optimization of Device Area and Overall Delay ...
  • Delay؛ J. D. pincuss and A. M. Despain, Rreduction Using ...
  • M. Shams, M. Elmasry, ، A Formulation for Quick Evaluation ...
  • L. G. Heller, W. R. Griffin, J. W. Davis and ...
  • K. Chu and D. Pulfery, ;Design Procedures for Differential Cascade ...
  • K. Chu and D. Pulfery, ،A Comparison of CMOS Circuit ...
  • M. Renaudin and B. E. Hassan, ،، The Design of ...
  • T. Sakurai and R. Newton, _، Alpha-Power Law MOSFET Model ...
  • Zanjan, Iran, May 10-12, 2005. ...
  • نمایش کامل مراجع