ورود
مقالات فارسیISIکنفرانسهاژورنالها

طراحی شمارنده های اشباع شونده بسیار سریع

محل انتشار: چهاردهمین کنفرانس مهندسی برق ایران
سال انتشار: 1385
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,218

فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:
https://civilica.com/doc/54860

شناسه ملی سند علمی:

ICEE14_189

تاریخ نمایه سازی: 25 تیر 1387

چکیده مقاله:

در این مقاله یک شمارنده اشباع شونده عضو خانواده شمارنده های موازی هستند که کاربرد آنها در مدارات خودآزمایی توکار با توانایی تشخیص خطا برای حافظه جاسازی شده در یک سیستم برتراشه می باشد. این شمارنده ها تا تعداد مشخصی ورودی های با ارزش یک منطقی را می شمارند و پس از آن خروجی مدار، ثابت باقی می ماند. با استفاده از ترکیب مد جریان و ولتاژ به مدارات سریعتری که تعداد ترانزیستور مصرفی آن در مدولتاژ محض بسیار کمتر می باشد دست یافته ایم. مدارات مطرح شده بوسیله HSPICE در تکنولوژی 0/25 میکرومتر شبیه سازی شده است.

کلیدواژه ها:

سیستم بر تراشه ، شمارنده های اشباع شونده ، مدارات خود آزمایی توکار با توانایی تشخیص و تعمیر ، مدارات مدجریان

نویسندگان

کیوان ناوی

دانشکده مهندسی برق و کامپیوتر دانشگاه شهید بهشتی

سعید گرگین

دانشکده مهندسی برق و کامپیوتر دانشگاه شهید بهشتی

شیرین بهرامی راد

دانشکده میکروالکترونیک و IT دانشگاه سلطنتی سوئد (KTH)

صدیقه بختیاری

واحد علوم و تحقیقات حصارک

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • O. Kavehie and K. _ A New Design for 27:2 ...
  • O. Kavehie and K. Navi, ?A Novel 54X54 bi! ...
  • _ Multiplier _ 13" Iranian Conj. on Electrical Engineering, pp.367-371, ...
  • _ Jones and E. E. Swartzlander, ،Parallel Counter Implementation, } ...
  • E. E. Swartzlander, ،Parallel Counters, IEEE Trans. on Computers, Vol. ...
  • I. Koren, Computer Arithmetic Algorithms, 2nd edition, A K Peters, ...
  • I. Koren and Y. Koren and B. G. Oomman, 'S ...
  • I. Koren and Z. Koren, "Defect Tolerant VLSI Circuits: Techniques ...
  • Y. Nagura elt. al, ،Test cost reduction by Atspeed BISR ...
  • H. C. Ritter and B. Muller, "Built-In Test Processor for ...
  • R. Treur and V. K. Agarwal, "Built-In Self- Diagnosis for ...
  • v. Ohkubo and M. Suzuki, et. al., A 4.4-ns CMOS ...
  • A. Weinberger، 4-2 Carry-Save Adder Module IBM Technical Disclosure ulletin, ...
  • K. Navi and A. Kazemnejad and D.Eiemble ، Performance of ...
  • A. Arfaee and K.Navi and M.Kazemi Parsa and A.A Kabiri ...
  • A. Kazeminejad, K Navi, and D.Etiemble ، CML Current mode ...
  • David A. Hodges, Resve Saleh, Horace G. Jackson, Analysis and ...
  • Jan M. Rabaey and Anantha Chandrakasan and Borivoje Nikolic, Digital ...
  • Wai Kai Chen, The VLSI Hand Book, IEEE Press 2000. ...
    • نمایش کامل مراجع