An Adaptive Architecture For the Bit-Serial multiplication in the Galois Fields GF(2m)
محل انتشار: شانزدهمین کنفرانس مهندسی برق ایران
سال انتشار: 1387
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 2,856
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE16_032
تاریخ نمایه سازی: 6 اسفند 1386
چکیده مقاله:
In this paper, an efficient architecture for the implementation of polynomial basis multipliers over GF(2m) is presented. The proposed architecture provides an efficient execution of the Least Significant Bit (LSB)-first, bit-serial multiplication for different operand lengths. The selection of (LSB)-first over the (MSB)-first, is its implementation suitability with reduced delay time. The main features of the proposed architecture are its hardware simplicity which results in small area implementation, flexible Galois field sizes, and improvement of maximum clock frequency with lessen critical path delay. These abilities achieved by means of employing a binary tree structure of OR gates added to the (LSB)-first multiplier.
کلیدواژه ها:
نویسندگان
Morteza Nikooghadam
Shahid Beheshti University
Ehsan Malekian
Shahid Beheshti University
Ali Zakerolhosseini
Shahid Beheshti University
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :