طراحی یک مقایسه گر ولتاژ پایین در حوزه زمان با توان مصرفی اندک

امروزه، با افزایش چالش های طراحی مقایسه گرها در تکنولوژیهای پیشرفته CMOS، طراحی این مدارات با چالش های بسیاری رو به رو می باشد. تغییر فضای عملکرد مقایسه گر از حوزه ولتاژ به حوزه دیگری نظیر حوزه زمان به عنوان یکی از راه حل های موجود، می تواند به بهبود عملکرد آن به ویژه در منابع تغذیه پایین کمک کند. این مقاله روشی نوین برای طراحی مقایسهگرهای حوزه زمان فوق کم توان و ولتاژ پایین با استفاده از تو پولوژی SCL زیر آستانه ارایه می دهد. مقایسه گر حوزه زمان پیشنهادی در تکنولوژی 0/18 میکرومتر CMOS شبیه سازی شده است. نتایج شبیه سازی نشان می دهد که در ولتاژ تغذیه پایین 5/0 ولت، مقایسه گر پیشنهادی در فرکانس کاری 1/1 مگاهرتز با دقت تقریبی 1 میلی ولت تنها 0/8μw توان مصرف می کند.

کلیدواژه ها:

مقایسه گر حوزه زمان ، طراحی کم توان ، طراحی ولتاژ پایین ، منطق STSCL