طراحی اسیلاتور حلقوی جدید برای کاربردهای با کارایی بالا در 65nm تکنولوشی CMOS
محل انتشار: ششمین کنفرانس مهندسی برق و الکترونیک ایران
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,431
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE06_278
تاریخ نمایه سازی: 1 مهر 1394
چکیده مقاله:
در این مقاله یک اسیلاتور حلقوی هفت طبقه با توان مصرفی بهینه شده و قابلیت نویز فاز مطلوب، برای کاربردهای فرکانس های بالا در حلقه های قفل فاز طراحی و پیاده سازی شده است. برای طراحی این اسیلاتور حلقوی از یک سلول ابتکاری جدید با ساختار بهینه شده و با قابلیت بالا استفاده گردیده است. مدار پیشنهادی با استفاده از ساختار سلول گیلبرت بصورت دیفرانسیلی و با بار فعال پیاده سازی شده است. در این مقاله از تکنیک های متفاوت طراحی از جمله سایز بندی صحیح ترانزیستورها و ترانزیستور نوع pmos به عنوان بار فعال استفاده کرده ایم و ساختار جدیدی برای سلول تأخیر ارائه نموده ایم. در نتیجه مقدار توان مصرفی اسیلاتور حلقوی پیشنهادی بهینه شده است. همچنین قابلیت و ضریب شایستگی مدار تا حد خیلی خوبی افزایش یافته است. برای شبیه سازی اسیلاتور پیشنهادی از نرم افزارهای H-Spice و Matlab استفاده شده است. این اسیلاتور در تکنولوژی 65 نانومتر شبیه سازی شده است و در فرکانس مرکزی 25GHz دارای نویز فاز 137.6dBc/Hz، توان مصرفی 2.49mW و ضریب شایستگی 221.6dBc/Hz- می باشد.
کلیدواژه ها:
نویسندگان
یوسف جامه بزرگ
کارشناس ارشد مهندسی برق الکترونیک از دانشگاه آزاد اسلامی واحد مهریز
محمدجعفر تقی زاده مروستی
استادیار دانشگاه آزاد اسلامی واحد مهریز
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :