طراحی یک سلول تمام جمع کننده جدید و کارآمد با توان مصرفی بسیار پایین توسط منطق CMOS ترکیبی
محل انتشار: هفتمین کنفرانس ملی مهندسی برق و الکترونیک ایران
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 577
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE07_224
تاریخ نمایه سازی: 19 اردیبهشت 1395
چکیده مقاله:
در این مقاله، یک سلول تمام جمع کننده تک بیتی با ساختاری جدید توسط منطق CMOS ترکیبی طراحی و ارائه شده است. در این ساختار، تعداد ترانزیستورهای تشکیل دهنده سلول و مقدار توان مصرفی بسیار پایین بوده و همچنین مقدار پارامتر حاصلضرب توان در تأخیر (PDP) نسبت به دیگر سلول های تمام جمع کننده رایج، بهبود یافته است. وجود تنها یک گیت وارونگر در این ساختار، باعث کاهش مؤلفه اتصال کوتاه توان مصرفی شده است. نتایج شبیه سازی نشان می دهند که در این ساختار نسبت به ساختارهای رایج، مقدار پارامتر PDP از 5 تا 46 درصد و مقدار توان مصرفی از 10 تا 46 درصد بهبود داشته است. شبیه سازی ها توسط نرم افزار HSpice در تکنولوژی 90 نانومتر و با منبع تغذیه 1.2 ولت انجام شده است.
کلیدواژه ها:
نویسندگان
میلاد جلالیان عباسی مراد
دانشگاه بین المللی امام رضا (ع) مشهد، ایران
سید رضا طالبیان
دانشگاه بین المللی امام رضا (ع) مشهد، ایران
ابراهیم پاک نیت
دانشگاه بین المللی امام رضا (ع) مشهد، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :