پیاده سازی یک سلول تمام جمع کننده تک بیتی CMOS با مصرف توان پایین

در این مقاله یک سلول تمام جمع کننده با توان کم و کارایی بالا با استفاده از مدل طراحی پل ارائه شده است. مدل طراحی پل دارای نظم بیشتر و چگالی بالاتر نسبت به مدل طراحی CMOS متداول می باشد. شبیه سازی مدار با استفاده از شبیه ساز HSPICE و با تکنولوژی 32nm CMOS و با تغذیه 0.9 V انجام شده است. برطبق شبیه سازی انجام شده نتایج خوبی برای انرژی و توان مصرفی مدار حاصل گردیده بطوری که PDP برابر با 9.42×10-17 J و توان مصرفی برابر با 0.68 uwمی باشد.

کلیدواژه ها:

CMOS ، تمام جمع کننده ، مدل پل ، مصرف توان پایین