طراحی یک مقایسه کننده ی دینامیکی با توان مصرفی کم و سرعت بالا و تاخیر کاهش یافته

در این مقاله یک مقایسه کننده ی دینامیکی با توان مصرفی کم و سرعت بالا ارایه شدهاست. در این ساختار با اعمال نصف ولتاژ تغذیه به خروجی های مقایسه کننده در فاز اولیه عملکرد، معیار تاخیر در عملکرد مقایسه کننده، در مقایسه با ساختار مرسوم با کاهش 37 درصدی همراه بوده است. همچنین، در ساختار ارایه شده از تکنیک کاهش توان مصرفی در فاز مقایسه استفاده شده است. شبیه سازی های مربوطه در تکنولوژی 180nm CMOS و ولتاژ تغذیهی 1/8 ولت انجام شده است و توان مصرفی در حدود 165µW، حساسیت به تاخیر 53ps/dec و همچنین آفست6/75mV حاصل شده است.

کلیدواژه ها:

مقایسه کننده دینامیکی ، مبدل آنالوگ به دیجیتال ، مقایسه کننده کم توان ، مقایسه کننده ی پر سرعت