CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)
عنوان
مقاله

معماری جدید برای پیاده سازی الگوریتم رایندال با نرخ پردازش 6.14 Gbit/sec

اعتبار موردنیاز: ۱ | تعداد صفحات: ۸ | تعداد نمایش خلاصه: ۱۹۵۸ | نظرات: ۰
سال انتشار: ۱۳۸۴
نوع ارائه: شفاهی
کد COI مقاله: ISCC03_033
زبان مقاله: فارسی
حجم فایل: ۵۸۷ کلیوبایت (فایل این مقاله در ۸ صفحه با فرمت PDF قابل دریافت می باشد)

راهنمای دانلود فایل کامل این مقاله

اگر در مجموعه سیویلیکا عضو نیستید، به راحتی می توانید از طریق فرم روبرو اصل این مقاله را خریداری نمایید.
با عضویت در سیویلیکا می توانید اصل مقالات را با حداقل ۳۳ درصد تخفیف (دو سوم قیمت خرید تک مقاله) دریافت نمایید. برای عضویت در سیویلیکا به صفحه ثبت نام مراجعه نمایید. در صورتی که دارای نام کاربری در مجموعه سیویلیکا هستید، ابتدا از قسمت بالای صفحه با نام کاربری خود وارد شده و سپس به این صفحه مراجعه نمایید.
لطفا قبل از اقدام به خرید اینترنتی این مقاله، ابتدا تعداد صفحات مقاله را در بالای این صفحه کنترل نمایید. در پایگاه سیویلیکا عموما مقالات زیر ۵ صفحه فولتکست محسوب نمی شوند و برای خرید اینترنتی عرضه نمی شوند.
برای راهنمایی کاملتر راهنمای سایت را مطالعه کنید.

خرید و دانلود PDF مقاله

با استفاده از پرداخت اینترنتی بسیار سریع و ساده می توانید اصل این مقاله را که دارای ۸ صفحه است در اختیار داشته باشید.

قیمت این مقاله : ۳۰,۰۰۰ ریال

آدرس ایمیل خود را در زیر وارد نموده و کلید خرید با پرداخت اینترنتی را بزنید. آدرس ایمیل:

رفتن به مرحله بعد:

در صورت بروز هر گونه مشکل در روند خرید اینترنتی، بخش پشتیبانی کاربران آماده پاسخگویی به مشکلات و سوالات شما می باشد.

مشخصات نویسندگان مقاله معماری جدید برای پیاده سازی الگوریتم رایندال با نرخ پردازش 6.14 Gbit/sec

علی فانیان - شرکت مهندسی پیام پرداز
  شادرخ سماوی - دانشیار دانشگاه صنعتی اصفهان
    مهدی برنجکوب (شناسه پژوهشگر - Researcher ID: ۴۸۶۹)
استادیار دانشگاه صنعتی اصفهان

چکیده مقاله:

در این مقا له معماری جدید و کارآمدی برای پیاده سازی الگوریتم رایندال بر روی FPGA ارائه می شود. الگوریتم رایندال در اکتبر سال 2000 توسط انجمن NIST بعنوان الگوریتم رمز استاندارد جایگزین الگوریتم DES شد. از خصوصیات این الگوریتم ، متغیر بدن طول کلید و طول قالب آن بین 128 و 192 و 256 بیت می باشد. الگوریتم رایندال دارای ساختاری مناسب برای پیاده سازی های مختلف سخت افزاری و ندم افزاری می باشد. در پیاده سازی سخت افزاری می توان با اتخاذ معماری مناسب برای رمز کننده، به سرعتهای های بالا دست یافت. در این مقاله با بکارگیری معماری جدید که آن را معماری ضربه می نامیم توانستیم رمز کننده ای طراحی کنیم که با توجه به حجم سخت افزار مصرفی دارای سرعت بالایی باشد. این رمز کننده بر روی تراشه Spartan IIE2S200-7 سنتز شده است و سرعت رمز کننده که قابلیت دریافت همزمان 4 قالب برای رمزگذاری را دارد در فرکانس 120MHz به 6.14Gbs می رسد. بدیهی است که با تکرار ماژول طراحی شده پیشنهادی در تراشه های بزرگتر می توان به سرعتهای بالاتری دست یافت.

کلیدواژه‌ها:

رمزنگاری ، رایندال ، FPGA , AES

کد مقاله/لینک ثابت به این مقاله

برای لینک دهی به این مقاله، می توانید از لینک زیر استفاده نمایید. این لینک همیشه ثابت است و به عنوان سند ثبت مقاله در مرجع سیویلیکا مورد استفاده قرار میگیرد:
https://www.civilica.com/Paper-ISCC03-ISCC03_033.html
کد COI مقاله: ISCC03_033

نحوه استناد به مقاله:

در صورتی که می خواهید در اثر پژوهشی خود به این مقاله ارجاع دهید، به سادگی می توانید از عبارت زیر در بخش منابع و مراجع استفاده نمایید:
فانیان, علی؛ شادرخ سماوی و مهدی برنجکوب، ۱۳۸۴، معماری جدید برای پیاده سازی الگوریتم رایندال با نرخ پردازش 6.14 Gbit/sec، سومین کنفرانس انجمن رمز ایران، اصفهان، دانشگاه صنعتی اصفهان، انجمن رمز ایران، https://www.civilica.com/Paper-ISCC03-ISCC03_033.html

در داخل متن نیز هر جا که به عبارت و یا دستاوردی از این مقاله اشاره شود پس از ذکر مطلب، در داخل پارانتز، مشخصات زیر نوشته می شود.
برای بار اول: (فانیان, علی؛ شادرخ سماوی و مهدی برنجکوب، ۱۳۸۴)
برای بار دوم به بعد: (فانیان؛ سماوی و برنجکوب، ۱۳۸۴)
برای آشنایی کامل با نحوه مرجع نویسی لطفا بخش راهنمای سیویلیکا (مرجع دهی) را ملاحظه نمایید.

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :

  • J.Nechavatal: Report on the developmernt of Advanced Encryption Stardard (AES). ...
  • J.Daemen, V.Rijmen: The Rijndeal Block Cipher: AES Proposal _ First ...
  • H.Kuo, I. Verbauwhede: Architecture Optimization for a 1.82 Gbit/Sec VLSI ...
  • M.Mcloone , .V McCanny: Single Chip FPGA Implem ertation for ...
  • M. Alam, W.Badaway, G.Jullien, A Novel pipelined Threads Architecture for ...
  • C.C.Lu , S. Yin: Inyernet Platform Application Department, Integrated Design ...
  • A.Dandalis, V.K.Parsan1a, J.D.P.Rolim: A Comparative Study of Perform ayce of ...
  • M.McLoone , J.V.McCanny: Rijndael FPGA Implem ertations Utilizing Look-Up Tables, ...
  • N.Weaver, J.Wawrzynek: A Comparison of the AES Candidates Amenability to ...
  • A.Elbirt: An FPGA Implem entatior and Performance Evaluation of the ...
  • K.Gaj, P.Chodowiec: Comparison of the hardware performance of the AES ...
  • F.Crowe. A.Daly, T.Kerins , W.Marnane: Single-Chip FPGA Implementation of a ...
  • K.Aoki , H.Lipmaa: Fast Implem ertation of AES Candidates, 3rd ...
  • مدیریت اطلاعات پژوهشی

    اطلاعات استنادی این مقاله را به نرم افزارهای مدیریت اطلاعات علمی و استنادی ارسال نمایید و در تحقیقات خود از آن استفاده نمایید.

    مقالات پیشنهادی مرتبط

    مقالات مرتبط جدید

    شبکه تبلیغات علمی کشور

    به اشتراک گذاری این صفحه

    اطلاعات بیشتر درباره COI

    COI مخفف عبارت CIVILICA Object Identifier به معنی شناسه سیویلیکا برای اسناد است. COI کدی است که مطابق محل انتشار، به مقالات کنفرانسها و ژورنالهای داخل کشور به هنگام نمایه سازی بر روی پایگاه استنادی سیویلیکا اختصاص می یابد.
    کد COI به مفهوم کد ملی اسناد نمایه شده در سیویلیکا است و کدی یکتا و ثابت است و به همین دلیل همواره قابلیت استناد و پیگیری دارد.