مدلسازی اثر ضخامت اکسید گیت روی عملکرد مداری و توان مصرفی وارونگر CMOS

مدلسازی ادوات مقیاس نانو به منظور فراهم نمودن بدعتی جدید از ادوات MOS در جهت درک بهتر محدودیت های ناشی از فرایندهای مقیاس گذاری مورد نیاز است دراین مقاله با استفاده از یک مدل توده مداری ساخته شده در شبیه سازی مداری HSPICE اثرات ناشی از جریان های نشتی ایجاد شده توسط مقیاس گذاری اکسید گیت روی عملکرد مداری و توان مصرفی وارونگر CMOS نشان داده شده است.

کلیدواژه ها:

توان مصرفی ، تونلینگ مستقیم لبه ، جریان نشتی گیت ، مقیاس گذاری اکسید گیت ، وارونگر CMOS