ارزیابی الگوریتم مسیریابی تطبیقی برای تحمل پذیری خطا و ارائه یک معماری جدید برای افزایش کارآیی در NOC
محل انتشار: همایش ملی مهندسی کامپیوتر و فناوری اطلاعات
سال انتشار: 1392
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,250
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCCEB01_127
تاریخ نمایه سازی: 18 خرداد 1393
چکیده مقاله:
ایده شبکه بر روی تراشه از سیستم‌های توزیع شده و شبکه‌های کامپیوتری با هدف اتصال ساخت‌یافته و قابل توسعه اجزای روی تراشه درنظر گرفته شده است. در حال حاضر طراحی‌های تجاری از 10 تا 100 بلوک کاربردی و ذخیره‌سازی تعبیه شده در یک سیستم واحد بر روی یک تراشه (SOC) ادغام می‌شوند و به احتمال زیاد در آینده نزدیک تعداد آنها افزایش قابل توجهی خواهد داشت. تقاضای مخابراتی این مولتی پروسسور بزرگ SoCs با ظهور الگوی شبکه بر روی یک تراشه پدید آمده است. در پروسه‌های deep sub-micron (DSM) VLSI تضمین ساخت صحیح با بازده قابل قبول بدون استفاده از روش‌های طراحی که وجود ذاتی خطاهای تولید را درنظر بگیرد، دشوار است. در این مقاله در موضوع اول به تحقیق پیرامون سبک اجرایی همبسته با طرحخ‌های مسیریابی تطبیقی در محصولات NoC می‌‌پردازیم. در موضوع دوم توپولوژی جدیدی برای شبکه‌های روی تراشه ارائه شده است که بهبود یافته توپولوژی مش قطری می‌باشد و باعث افزایش کارآیی و کاهش تأخیر نسبت به شبکه مش می‌شود.
کلیدواژه ها:
نویسندگان
نگار اکبری
موسسه آموزش عالی جهاد دانشگاهی خوزستان
معصومه کتکی نیا
موسسه آموزش عالی جهاد دانشگاهی خوزستان
ابراهیم بهروزیان نژاد
دانشگاه آزاد اسلامی واحد شوشتر،گروه کامپیوتر،شوشتر،ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :