طراحی و شبیه سازی یک تقویت کننده محدودسازCMOSبرای گیرنده های نوری
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 524
فایل این مقاله در 11 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NCECN01_250
تاریخ نمایه سازی: 7 بهمن 1393
چکیده مقاله:
در این مقاله یک طرح مناسب جهت تقویت کننده محدودساز(Limiting Amplifier) در تکنولوژی CMOS برای استفاده در گیرنده های مخابرات نوری پیشنهاد شده است. در این طرح جهت تقویت کنند محدود ساز از یک ساختار زوج تفاضلی چند طبقه به همراه تکنیک های Inverse Scaling و Inductive Peaking به منظور افزایش پهنای باند و رسیدن به یک عملکرد مطلوب تر استفاده شده است. همچنین جهت حذف آفست نیز یک مدار Offset Cancellation در نظر گرفته شده است. نتایج شبیه سازی بهره dB38 ، پهنای باند GHz2 ، مصرف توان mw 4 و سوئینگ ولتاژ تفاضلی v1.5 در خروجی را به ازای یک منبع تغذیه 1.5 ولتی نشان می دهد. نتایج بدست آمده حاکی از آن است که طرح پیشنهادی برای یک سیستم مخابرات نوری Gb/s 5/2 بسیار مناسب می باشد.
کلیدواژه ها:
نویسندگان
مهدی فرجی
مربی، دانشگاه پیام نور
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :