ورود
مقالات فارسیISIکنفرانسهاژورنالها

بررسی توان مصرفی و راه حل های کاهش توان مصرفی در شبکه های روی تراشه و تست

محل انتشار: اولین کنفرانس ملی مهندسی کامپیوتر، علوم کامپیوتر و فناوری اطلاعات
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 933

فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:
https://civilica.com/doc/534382

شناسه ملی سند علمی:

NCRC01_012

تاریخ نمایه سازی: 25 آذر 1395

چکیده مقاله:

شبکه های روی تراشه به عنوان راه حلی برای تاخیر و توان مصرفی بالا در سیستم های روی تراشه مبتنی بر باس ارائه شده اند. با پیشرفت تکنولوژی در نیمه هادی ها، تعداد گره ها در تراشه رو به افزایش است که این امر باعث پیچیدگی روزافزون این مدارات می شود. بنابراین تست این چنین مداراتی بسیار زمان گیر و توان مصرفی این کار بالادست در این مقاله برآنیم تا توان مصرفی در این شبکه ها و راه حل های کاهش توان مصرفی را بررسی کرده و چالش های موجود را بیان کنیم.

کلیدواژه ها:

نویسندگان

بهاره نراقی

ایران، مرکزی، آشتیان، دانشگاه آزاد اسلامی واحد آشتیان، دانشکده مهندسی کامیپوتر

غلام رضا کریمی

هیئت علمی مهندسی برق الکترونیک، ایران، کرمانشاه، دانشگاه رازی

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Ghadiry, M.H., et al. Effect of number of faults on ...
  • Ghadiry, M.H., M. Nadi, and D. Rahmati. New approach to ...
  • Dally, W.J. and B. Towles. Route packets, not wires: on-chip ...
  • testing, I.s.f., IEEE I149.1. 2001. ...
  • Grecu, C., et al. Methodologies and algorithms for testing switch-based ...
  • Tsai, W.-C., et al., Networks on chips: structure and design ...
  • Nickray, M., M. Dehyadgari, and A. Afzali-Kusha Power and delay ...
  • Hang-Sheng, W., et al. Orion: a po we r-performance simulator ...
  • Kumar, S., et al. A network on chip architecture and ...
  • .Ost, L., et al., Exploring NoC-Based MPSoC Design Space with ...
  • Pande, P.P., et al., Design, synthesis, and test of networks ...
  • Zoni, D., S. Corbetta, and W. Fornaciari, HANDS: heterogeneous architectures ...
  • .Mahdiar Ghadiry, T.M., Power and performance modelling of fauilt tolerant ...
  • Sedghi, M., et al. An NoC Test Strategy Based on ...
  • .Kahng, A.B., et al., ORION 2.0: A Power-Area Simulator for ...
  • Farnaz Fotovati, J.A., A new test architecture for testing of ...
  • Nourmandi -Pour, R., A. Kh adem-Zadeh, and A. Masoud Rahmani, ...
  • .Nadi, M., et al., A Sem i-Analytical Approach to Study ...
  • Grecu, C., et al. BIST for network-on-ch ip interconnect infrastructures. ...
  • Raik, J., V. Govind, and R. Ubar. An External Test ...
  • Lee, J.D., et al. An On-Demand Test Triggering Mechanism for ...
  • .Zadegan, F.G., et al. Test Time Analysis for IEEE P1687. ...
  • Raik, J., R. Ubar, and V. Govind. Test Configurations for ...
  • Nourmandi-P oura, R., N. Mousavianb, and A. Khad em-Zadeh, BIST ...
  • 7 _ .Nourmandi-P oura, R. and N. Mousavianb, A fully ...
  • Hosseinabady, M., A. Dalirsani, and Z. Navab. Using the Inter- ...
    • نمایش کامل مراجع