پیاده سازی فشرده سازی تصویر JPEG بر روی تراشه FPGA سری Xillinx ViirtexII
محل انتشار: دومین کنفرانس ملی مهندسی برق
سال انتشار: 1388
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 2,932
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NEEC02_013
تاریخ نمایه سازی: 7 بهمن 1388
چکیده مقاله:
استاندارد فشرده سازی تصویر JPEG یک استاندارد موفق و پرکاربردی در زمینه فشرده سازی محسوب می گردد. در این خصوص نیاز به پیاده سازی سریع این استاندارد احساس می شود. در این مقاله این استاندارد را بر روی آرایه های منطقی قابل برنامه ریزی میدانی از سری Xillinx VirtexII مدل XC2V3000 پیاده می نماییم.خانواده virtexII برای سرعت بالا با توان مصرفی کم توسعه یافته است. ویژگیهای قابل تغییر و رنج بالای چگالی حدود 10 میلیون گیت سیستمی این خانواده قابلیت طراحی منطقی قابل برنامه ریزی آن را افزایش داده است. از بین 11 عضو آن XC2V3000 برای پیاده سازی استاندارد JPEG مناسب تراست که حدود 3 میلیون گیت سیستمی دارد.استاندارد JPEG با استفاده از زبان توصیف سخت افزار VHDL نوشته شده و با نرم افزار ISE6 سنتز می گردد و برای بالا بردن سرعت پردازش با استفاده از نرم افزار سنتز بهینه می شود.
کلیدواژه ها:
نویسندگان
آزاده یساری زارع
گروه کامپیوتر- دانشگاه آزاد اسلامی واحد مبارکه
محسن عشوریان
گروه برق- دانشگاه آزاد اسلامی واحد شهر مجلسی
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :