استفاده از منطق STSCL برای تولید المان تاخیر با توان مصرفی کم برای کاربرد درمبدل آنالوگ به دیجیتال تمام دیجیتال

در تکنولوژی های جدید زیر میکرون، کاهش توان مصرفی در مدارهای آنالوگ و دیجیتال، اهمیت به سزایی در بازدهی قطعات الکترونیکی دارد. قسمت عمده ای از توان مصرفی در دستگاه های قابل حمل مثل گوشی تلفن، لپ تاپ و سنسورهای پزشکی و ... مربوط به مدارهای دیجیتال به خصوص پردازش سیگنال دیجیتال می شود. در این مقاله، یک المان تاخیر جدید از ساختارهای منطقی به نام Source Coupled logic SCL پیشنهاد شده است که توان مصرفی را کاهش و خطینگی را فازایش می دهد. خصوصیت این نوع مدارها، قابلیت اطمینان و عملکرد مناسب در شرایط سخت مثل گوشه های دمایی و گوشه های تکنولوژی ساخت می باشد. اما به دلیل توان مصرفی بالا، و جایگزینی مناسب این نوع مدارات منطقی با انواع کلاسیک آن، کاربرد زیادی ندارد. اما در سال های اخیر، با ارا ئه ی نوع جدیدی از این ساختار منطقی، به نام Subthreshold Source Coupled logic STSCL که در ولتاژهای زیر آستانه، عملکرد بسیار خوبی نشان داده است، این ساختار، توانسته است رقابت خوبی با ساختارهای کلاسیک و انواع جدیدتر آن داشته باشد. در این پژوهش، سعی می شود عملکرد مدارهای STSCL ، تحلیل و از لحاظ مزایا و معایب، با انواع دیگر، مقایسه شود.

کلیدواژه ها:

المان تاخیر ، مبدل آنالوگ به دیجیتال تمام دیجیتال ، کاهش توان مصرفی ، منطق STSCL