CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

گواهی نمایه سازی مقاله ابزار تزریق اشکال مبتنی بر شبیه سازی در مدل های Verilog

عنوان مقاله: ابزار تزریق اشکال مبتنی بر شبیه سازی در مدل های Verilog
شناسه (COI) مقاله: ACCSI14_076
منتشر شده در چهاردهمین کنفرانس سالانه انجمن کامپیوتر ایران در سال ۱۳۸۷
مشخصات نویسندگان مقاله:

معصومه سادات جاسمی - دانشکده فنی دانشگاه رازی
امیر رجب زاده - استادیار دانشکده فنی دانشگاه رازی

خلاصه مقاله:
ایجاد مکانیزم های تحمل پذیر اشکال در سیستم های تعبیه شده گام بسیار مهمی در طراحی سیستم های تعبیه شده مطمئن می باشد. یکی از راه های ارزیابی مکانیزم های تحمل پذیر اشکال در طراحی سیستم های تعبیه شده مطمئن استفاده از روش تزریق اشکال مبتنی بر شبیه سازی می باشد که دارای قابلیت کنترل و مشاهده بالا در آزمایشات تزریق اشکال می باشد. اینمقاله یک ابزار تزریق اشکال مبتنی بر شبیه سازی را به منظور ارزیابی مکانیزم های تحمل پذیری اشکال در سیستم های دیجیتال که با استفاده از زبان توصیف سخت افزار Verilog بیان شده اند، ارایه می دهد. این ابزار قادر به استخراج پارامترهای پوشش کشف اشکال و تاخیر کشف اشکال بوده و همچنین بررسی انتشار اشکال را امکان پذیر می سازد. عملکرد این ابزار شامل دو بخش، 1) تزریق اشکالات ماندگار یا گذرا با اعمال سیگنال تزریق اشکال در داخل کVerilog، 2)تحلیل نتایج شبیه سازی حاصل از تزریق اشکال می باشد. این ابزار قابلیت تزریق اشکال در همه سطوح تجرید شامل سوییچ، گیت، جریان داده، رفتاری و ساختاری را دارد.

کلمات کلیدی:
تزریق اشکال (Fault Injection)، پوشش کشف خطا (Fault Detection Coverage)، سیستم های تعبیه شده (Embedded Systems)، انتشار اشکال (Fault Propagation) ، ارزیابی اتکاپذیری (Dependability Evaluation)

صفحه اختصاصی مقاله و دریافت فایل کامل: https://www.civilica.com/Paper-ACCSI14-ACCSI14_076.html