وحید لطف اللهی کلجاهی - دانشگاه آزاد اسلامی واحد قزوین
حمیدرضا بخشی - دانشگاه آزاد اسلامی واحد قزوین

کدگشای به دلیل کارایی خیرهکنندهاش در بهحداقل رساندن نرخ خطای بیت، در اکثر سیستمهای مخابراتی مورد استفاده قرار میگیرد. در این مقاله طراحی و پیادهسازی قسمتهای مختلف کدگشایVITERBI در قالب بلوکهای سختافزاری بهینه مورد بررسی قرار گرفته است. مهمترین مشخصه طراحی در این پیادهسازی، استفاده از نرخ کد1/2 و طول محدودیت 9 میباشد. هسته پردازشی مورد نظر توسط نرم افزار ALDEC RIVIERA-PROو با استفاده از زبان Verilog توصیف و شبیهسازی شده است.

کدگشایVITERBI،معماری سختافزاری،Verilog