آزمونSoC - system on Chip

از آنجاییکه در هنگام تولید هر IC باید جداگانه مورد آزمون قرار گیرد و اینکار هزینه بالایی را بر تولید کننده وارد می سازد. این هزینه شامل ملزومات حافظه و زمان اجرای آن است. با استفاده ازمعماری های مختلف آزمون، زمان بندی، فشرده سازی داده آزمون و و روش های به اشتراک گذاری آزمون هزینه را به حداقل ممکن می رسانند. در این گزارش پس از معرفی راهکارهای تولید بردارهای آزمون به تکنیک های سخت افزاری و برنامه ای آزمون تشخیصی ایجاد نقص در سیستم SOC بررسی شده است.

کلیدواژه ها:

SOC ، آزمون تشخیصی ، معماری آزمون ، لایه های سیستم