طراحی حلقه قفل تاخیر کم نویز با استفاده از مدار پمپ بار متقارن

در این مقاله، مدار جدیدی برای بلوک پمپ بار (CP) برای کاربرد در حلقه قفل تاخیر ((DLL طراحی و سپس با استفاده از نرم افزار ۲۰۰۸ ADS بر مبنای فناوری µm ۱۸/۰TSMC CMOSRF و ولتاژ تغذیه ۸/۱ ولت در سطح ترانزیستور شبیه سازی شده است. با استفاده از DLL می توان هم زمانی دقیقی بین سیگنال های کلاک داخلی و خارجی ایجاد کرد. در این مقاله، حلقه قفل تاخیری شبیه سازی شده است که در آن به کمک مدار CP پیشنهادی مشکل عدم تطبیق جریان ها تا حد زیادی مرتفع شده و در نتیجه جیتر و خطای فاز استاتیکی در حد مطلوبی کاهش یافته است، به گونه ای که در نهایت جیتر موثر psec ۷/۳ در MHz۹۲۰ حاصل گردید. در این حلقه، با وجود این که سیگنال های UP و DN در هر دوره تناوب متناسب با ناحیه کور فعال هستند، اما جریان قابل توجهی در خروجی CP جاری نمی شود، زیرا در آن سیگنال های UP و DN در محل منبع جریان قرار دارند و با روشن شدن هر کدام امکان انتقال جریان به خروجی مربوط به خودش در CP فراهم می شود. در عین حال، مانع انتقال جریان مربوط به کلید دیگری در صورت روشن شدن آن می شود.

کلیدواژه ها:

حلقه قفل تاخیر ، پمپ بار ، تشخیص دهنده فاز و فرکانس ، جیتر