بهبود عملکرد Differential CMOS Logic توسط کاهش مقاومت مسیر شارژ خروجی
محل انتشار: هفتمین کنفرانس ملی مهندسی برق و الکترونیک ایران
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 698
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE07_242
تاریخ نمایه سازی: 19 اردیبهشت 1395
چکیده مقاله:
این مقاله یک ساختار بهبودیافته برای Differential Static CMOS Logic (DSCL) با استفاده از جاسازی دو ترانزیستور در مدار تفاضلی مطرح می کند. ساختار مدار پیشنهادی بر اساس DSCL مطرح شده و عملکرد مدار بهبود یافته است. این بهبودها شامل Delay, Power, Power-delay-product (PDP) ،جریان خروجی گذرا، ثابت زمانی مدار و تقارن خروجی ها می باشد. عوامل نامطلوب در Differential CMOS Logic را بررسی و اصلاح شده است. مدارات در HSPICE و در فناوری 180 نانومتر و ولتاژ تغذیه 1.8 ولت شبیه سازی شده اند. مدار پیشنهادی نسبت به DSCL در PDP حدود 24 درصد بهبود یافته است.
کلیدواژه ها:
Embedded Differential Static CMOS Logic
نویسندگان
مجید اسلامی فارسانی
گروه برق الکترونیک - دانشگاه شهرکرد شهرکرد، ایران
نوشین قادری
گروه برق الکترونیک - دانشگاه شهرکرد شهرکرد، ایران
امین امانی بنی
گروه برق الکترونیک - دانشگاه شهرکرد شهرکرد، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :