طراحی یک تمام جمع کننده جدید برای کاربردهای سرعت بالا و توان مصرفی پائین در تکنولوژی 65 نانو متر سی ماس
محل انتشار: هفتمین کنفرانس ملی مهندسی برق و الکترونیک ایران
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 692
فایل این مقاله در 5 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEEE07_084
تاریخ نمایه سازی: 19 اردیبهشت 1395
چکیده مقاله:
در این مقاله به طراحی یک تمام جمع کننده تک بیتی CMOS توان پایین جدید پرداخته ایم . در این طراحی از تکنیک منطق نیمه دومینو استفاده شده است. این سلول جمع کننده جدید با جمع کننده های دینامیکی مبنی بر روش های سنتی مقایسه شده است. در این تحقیق به بررسی توان ، تاخیر و PDP و همچنین جریان نشت بار در ولتاژهای پایین در سلول های جمع کننده مختلف پرداخته ایم . در نهایت شبیه سازی های مربوط به مقایسه بین مدارهای جمع کننده به لحاظ توان، تاخیر ، و PDP نشان داده شده است. مقایسه انجام شده نشان می دهد در قسمت های مختلف جمع کننده طراحی شده بهینه تر عمل کرده است. طراحی انجام شده بر اساس تکنولوژی 65nm CMOS و استفاده از منبع تغذیه 1V اجرا شده و شبیه سازی ها توسط نرم افزار Cadence specter و Hspice صورت گرفته است. نتایج شبیه سازی نشان می دهد که مدار طراحی شده با منطق دومینو توان مصرفی کمتری دارد و دارای سرعت بیشتری است.
کلیدواژه ها:
نویسندگان
فرج اله جهادی
کارشناسی ارشد، آزاد اسلامی واحد مهریز
محمد جعفر تقی زاده مروست
استادیار دانشگاه آزاد اسلامی واحدمهریز
حامد محمدیان
کارشناسی ارشد، شرکت بهره برداری نفت و گاز مارون
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :