طراحی یک تمام جمع کننده برای کاربردهای سرعت بالا و توان مصرفی پایین در تکنولوژی 65 نانو متر سی ماس

دراین مقاله به طراحی یک تمام جمع کننده تک بیتی CMOS توان پایین جدید پرداخته ایم دراین طراحی ازتکنیک منطق نیمه دومینو استفاده شده است این سلول جمع کننده جدید با جمع کننده های دینامیکی مبنی برروشهای سنتی مقایسه شده است و دراین تحقیق به بررسی توان تاخیر و PDP وهمچنین جریان نشت باردرولتاژهای پایین درسلول های جمع کننده مختلف پرداخته ایم درنهایت شبیه سازی های مربوط به مقایسه بین مدارهای جمع کننده به لحاظ توان تاخیر و PDP نشان داده شده است مقایسه انجام شده نشان میدهد درقسمت های مختلف جمع کننده طراحی شده بهینه تر عمل کرده است طراحی انجام شده براساس تکنولوژی nm CMOS65 و استفاده ازمنبع تغذیه V1 اجرا شده و شبیه سازی ها توسط نرم افزار Cadence specter Hspice صورت گرفته است نتایج شبیه سازی نشان میدهد که مدارطراحی شده با منطق دومینو توان مصرفی کمتری دارد و دارای سرعت بیشتری است

کلیدواژه ها:

دومینو ، تمامجمع کننده ، cmos ، pdp