طراحی یک مدار نمونه بردار و نگه دار با دقت ۱۲-Bit جهت نرخ داده ۲۰۰MS/s
سال انتشار: 1393
نوع سند: مقاله ژورنالی
زبان: فارسی
مشاهده: 163
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
JR_JIPET-5-18_007
تاریخ نمایه سازی: 19 دی 1400
چکیده مقاله:
در این مقاله، یک مدار نمونه بردار و نگه دار تمام تفاضلی با دقت ۱۲ بیت برای نرخ داده ۲۰۰ Ms/sارائه گردیده است. در مدار پیشنهادی این مقاله به منظور افزایش خاصیت خطی و همچنین افزایش میزان ولتاژ عملکرد، ازسوئیچ های بوت استرپ جهت نمونه برداری از سیگنال ورودی استفاده گردیده است. همچنین به منظور جلوگیری از اثر بارگذاری طبقات بعدی بر روی مدار پیشنهادی از یک بافر خروجی با بهره قابل تنظیم جهت افزایش خاصیت خطی استفاده گردیده است. عملکرد مدار پیشنهادی توسط نرم افزار Hspice با استفاده از تکنولوژی CMOS-۰.۳۵um مورد شبیه سازی قرار گرفته است که نتایج شبیه سازی، عملکرد مناسب مدار را جهت نرخ داده ۲۰۰Ms/s با دقت ۱۲ بیت در خروجی تصدیق می کند.
کلیدواژه ها:
نویسندگان
حمید محمودیان
موسسه آموزش عالی جهاد دانشگاهی اصفهان
مهدی دولتشاهی
دانشگاه آزاد اسلامی، واحد نجف آباد
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :