بررسی تکنیکهای نگاشت در شبکه بر روی تراشه NoC
محل انتشار: اولین همایش منطقه ای فناوری اطلاعات برق پالایش
سال انتشار: 1393
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 1,930
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
PUAST01_073
تاریخ نمایه سازی: 14 شهریور 1393
چکیده مقاله:
شبکه بر روی تراشه معماری نسبتا جدیدی است که به علت ناکارآمدی معماری گذرگاه مشترک در سیستم بر روی تراشه اخیرا بسیار مورد توجه محققین قرار گرفته است. بهینگی در مصرف انرژی یکی از نگرانی های طراحی شبکه بر روی تراشه است. میزان تاخیر الگوریتم های مسیریابی در مصرف انرژی شبکه نقش به سزایی دارند. زمان بندی و نگاشت از مراحل مهم در جریان طراحی شبکه بر روی تراشه هستند که در آنها هدف معمولا بهینه کردن طراحی وحداقل کردن توان مصرفی و زمان اجرا مربوط به یک کاربرد است. در این مقاله ضمن بررسی دقیق تعدادی از کارهای انجام شده در این زمینه، به بررسی و ارزیابی روش های پایه ای و سنتی در زمینه زمانبندی و نگاشت نیز می پردازیم.
کلیدواژه ها:
نویسندگان
سید مجتبی علوی پور
دانشگاه آزاد اسلامی واحد علوم و تحقیقات ، گروه کامپیوتر، یزد، ایران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :